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           Cadence Silicon Ensemble自动布局布线与VCS仿真
  培养对象
  1.理工科背景,有志于数字集成电路设计工作的学生和转行人员;
  2.需要充电,提升技术水平和熟悉设计流程的在职人员;
  3.集成电路设计企业的员工内训。
   入学要求

        学员学习本课程应具备下列基础知识:
        ◆电路系统的基本概念。

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       为了保证培训效果,增加互动环节,我们坚持小班授课,每期报名人数限5人,多余人员安排到下一期进行。
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上课地点:【上海】:同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】:电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】:北京中山学院/福鑫大楼 【南京分部】:金港大厦(和燕路) 【武汉分部】:佳源大厦(高新二路) 【成都分部】:领馆区1号(中和大道)
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Cadence 自动布局 :2019年8月26日
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        1、培训过程中,如有部分内容理解不透或消化不好,可免费在以后培训班中重听;
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        Cadence Silicon Ensemble自动布局布线与VCS仿真

第一阶段

Cadence Silicon Ensemble自动布局布线

Cadence Silicon Ensemble是业界最优秀的布局布线工具之一,不但布通率极高,而且大大降低了布线时间,提高了工作效率。本次培训的课程将提供您如何使用Silicon Ensemble Place and Route工具完成标准单元的布局布线。它包括在设计流程中库单元的开发、调节系统参数及结果分析。

  ● 您可以学到:
生成用于布局布线的abstracts
 建立设计布局规划
 在布局时放置单元和块
 时序分析
 产生时钟树
 电源总线布线
 信号线布线
 寄生参数提取

  ● 适合的听众:具有一定的IC设计后端知识,熟悉UNIX操作系统。

  ● 课程安排
第一部分 :
Concepts and overview
Graphics interface setup
Netlist formats and data input
第二部分 :
Floorplanning and placement
Power routing
Global routing
第三部分:
Detailed signal routing
ECO function
Batch jobs

第二阶段

Synopsys Verification with VCS 设计仿真验证

● 简介
  
VCS(verilog coding styles)是业界最优秀的仿真验证工具之一,逻辑仿真主要针对门级以上(主要是RTL---传输门级)的逻辑设计,逻辑仿真器根据Verilog或VHDL的文本描述来建立设计模型,在一定的激励输入下观测输出波形,以验证设计的逻辑正确性。通过本课程的学习,您将掌握用VCS验证verilog设计的基本功能和调试技术,我们采用讲课和课程试验相结合的授课方式,课程试验包括RTL(register transfer level)和门级验证。

● 您将学到:
    ◎ 用
VCS模拟verilog设计
    ◎ 用
VCS调试verilog设计
    ◎ 运行快速
RTL-level回归测试
    ◎ 运行快速
gate-level回归测试

● 课程安排

第一部分 Debugging using VCS

  1. VCS Simulation Basics
  2. VCS Debugging Basics
  3. Interactive Debugging Basics
  4. Post-Processing with VirSim

第二部分 Fast Verification with VCS

  1. Debugging Simulation Mismatches
  2. Using PLI Routines with VCS
  3. Fast RTL Level Verification
  4. Fast Gate Level Verification
  5. AppendixVCS/VCM
 
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.(2014年4月12)............................................................................................................................................